トップ > Verilog HDL

Verilog HDL

PlanAheadのセミナーに行ってきた。

Verilog HDL FPGA

モチベーション今年の春にリリースされるISE14では、今まで長年使われてきた統合開発環境であるProjectNavigatorから脱却して、このPlanAheadが統合開発環境として主に使われるようになる。 自分でチュートリアルをすすめるのもいいが、このセミナーがキャン…

`defineの注意

Verilog HDL

仕事で結構FPGAをいじっているのに、FPGAやVerilog HDLのエントリーが少ないなーと思ったのでたまには書きます。 恥ずかしいエラーの話外付けのマルチプレクサ制御用のモジュールのコードを書いている時の話問題のコードは以下のとおり `define HOGE 8'b0000…

モジュールのインスタンス化にパラメータを用いる

Verilog HDL

複数のモジュールを含んだ複雑なシステムを表記する場合、parameterによってバス幅やビット数を変更可能なモジュールを使用すると開発の効率が上がる。 しかし同じモジュールを、parameterを変えてインスタンス化するのは煩雑な記述となってしまう。 この場…